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diff --git a/output_files/max80.pin b/output_files/max80.pin new file mode 100644 index 0000000..5fdb368 --- /dev/null +++ b/output_files/max80.pin @@ -0,0 +1,216 @@ + -- Copyright (C) 2019 Intel Corporation. All rights reserved. + -- Your use of Intel Corporation's design tools, logic functions + -- and other software and tools, and any partner logic + -- functions, and any output files from any of the foregoing + -- (including device programming or simulation files), and any + -- associated documentation or information are expressly subject + -- to the terms and conditions of the Intel Program License + -- Subscription Agreement, the Intel Quartus Prime License Agreement, + -- the Intel FPGA IP License Agreement, or other applicable license + -- agreement, including, without limitation, that your use is for + -- the sole purpose of programming logic devices manufactured by + -- Intel and sold by Intel or its authorized distributors. Please + -- refer to the applicable agreement for further details, at + -- https://fpgasoftware.intel.com/eula. + -- + -- This is a Quartus Prime output file. It is for reporting purposes only, and is + -- not intended for use as a Quartus Prime input file. This file cannot be used + -- to make Quartus Prime pin assignments - for instructions on how to make pin + -- assignments, please see Quartus Prime help. + --------------------------------------------------------------------------------- + + + + --------------------------------------------------------------------------------- + -- NC : No Connect. This pin has no internal connection to the device. + -- DNU : Do Not Use. This pin MUST NOT be connected. + -- VCCINT : Dedicated power pin, which MUST be connected to VCC (1.2V). + -- VCCIO : Dedicated power pin, which MUST be connected to VCC + -- of its bank. + -- Bank 1A: 3.3V + -- Bank 1B: 3.3V + -- Bank 2: 3.3V + -- Bank 3: 3.3V + -- Bank 4: 3.3V + -- Bank 5: 3.3V + -- Bank 6: 3.3V + -- Bank 7: 3.3V + -- Bank 8: 3.3V + -- GND : Dedicated ground pin. Dedicated GND pins MUST be connected to GND. + -- It can also be used to report unused dedicated pins. The connection + -- on the board for unused dedicated pins depends on whether this will + -- be used in a future design. One example is device migration. When + -- using device migration, refer to the device pin-tables. If it is a + -- GND pin in the pin table or if it will not be used in a future design + -- for another purpose the it MUST be connected to GND. If it is an unused + -- dedicated pin, then it can be connected to a valid signal on the board + -- (low, high, or toggling) if that signal is required for a different + -- revision of the design. + -- GND+ : Unused input pin. It can also be used to report unused dual-purpose pins. + -- This pin should be connected to GND. It may also be connected to a + -- valid signal on the board (low, high, or toggling) if that signal + -- is required for a different revision of the design. + -- GND* : Unused I/O pin. Connect each pin marked GND* directly to GND + -- or leave it unconnected. + -- RESERVED : Unused I/O pin, which MUST be left unconnected. + -- RESERVED_INPUT : Pin is tri-stated and should be connected to the board. + -- RESERVED_INPUT_WITH_WEAK_PULLUP : Pin is tri-stated with internal weak pull-up resistor. + -- RESERVED_INPUT_WITH_BUS_HOLD : Pin is tri-stated with bus-hold circuitry. + -- RESERVED_OUTPUT_DRIVEN_HIGH : Pin is output driven high. + --------------------------------------------------------------------------------- + + + + --------------------------------------------------------------------------------- + -- Pin directions (input, output or bidir) are based on device operating in user mode. + --------------------------------------------------------------------------------- + +Quartus Prime Version 18.1.1 Build 646 04/11/2019 SJ Lite Edition +CHIP "max80" ASSIGNED TO AN: 10M16SCE144C8G + +Pin Name/Usage : Location : Dir. : I/O Standard : Voltage : I/O Bank : User Assignment +------------------------------------------------------------------------------------------------------------- +VCC_ONE : 1 : power : : 3.0V/3.3V : : +VCCA6 : 2 : power : : 3.0V/3.3V : : +GND : 3 : gnd : : : : +GND : 4 : gnd : : : : +VCCA3 : 5 : power : : 3.0V/3.3V : : +esp_int : 6 : bidir : 3.3-V LVTTL : : 1A : Y +gpio[5] : 7 : bidir : 3.3-V LVTTL : : 1A : Y +gpio[4] : 8 : bidir : 3.3-V LVTTL : : 1A : Y +VCCIO1A : 9 : power : : 3.3V : 1A : +gpio[3] : 10 : bidir : 3.3-V LVTTL : : 1A : Y +gpio[2] : 11 : bidir : 3.3-V LVTTL : : 1A : Y +gpio[1] : 12 : bidir : 3.3-V LVTTL : : 1A : Y +gpio[0] : 13 : bidir : 3.3-V LVTTL : : 1A : Y +led[3] : 14 : output : 3.3-V LVTTL : : 1A : Y +gpio_jtagen : 15 : bidir : 3.3-V LVTTL : : 1B : Y +~ALTERA_TMS~ / RESERVED_INPUT_WITH_WEAK_PULLUP : 16 : input : 3.3 V Schmitt Trigger : : 1B : N +led[2] : 17 : output : 3.3-V LVTTL : : 1B : Y +~ALTERA_TCK~ / RESERVED_INPUT_WITH_WEAK_PULLUP : 18 : input : 3.3 V Schmitt Trigger : : 1B : N +~ALTERA_TDI~ / RESERVED_INPUT_WITH_WEAK_PULLUP : 19 : input : 3.3 V Schmitt Trigger : : 1B : N +~ALTERA_TDO~ : 20 : output : 3.3-V LVTTL : : 1B : N +spi_miso : 21 : bidir : 3.3-V LVTTL : : 1B : Y +spi_mosi : 22 : bidir : 3.3-V LVTTL : : 1B : Y +VCCIO1B : 23 : power : : 3.3V : 1B : +RESERVED_INPUT_WITH_WEAK_PULLUP : 24 : : : : 1B : +spi_clk : 25 : bidir : 3.3-V LVTTL : : 1B : Y +clock_48 : 26 : input : 3.3-V LVTTL : : 2 : Y +rtc_32khz : 27 : input : 3.3-V LVTTL : : 2 : Y +esp_io0 : 28 : bidir : 3.3-V LVTTL : : 2 : Y +spi_cs_esp_n : 29 : bidir : 3.3-V LVTTL : : 2 : Y +led[1] : 30 : output : 3.3-V LVTTL : : 2 : Y +VCCIO2 : 31 : power : : 3.3V : 2 : +tty_rxd : 32 : output : 3.3-V LVTTL : : 2 : Y +sr_clk : 33 : output : 3.3-V LVTTL : : 2 : Y +VCCA2 : 34 : power : : 3.0V/3.3V : : +VCCA1 : 35 : power : : 3.0V/3.3V : : +VCC_ONE : 36 : power : : 3.0V/3.3V : : +VCC_ONE : 37 : power : : 3.0V/3.3V : : +sd_dat[2] : 38 : bidir : 3.3-V LVTTL : : 3 : Y +sd_dat[3] : 39 : bidir : 3.3-V LVTTL : : 3 : Y +VCCIO3 : 40 : power : : 3.3V : 3 : +sd_cmd : 41 : output : 3.3-V LVTTL : : 3 : Y +GND : 42 : gnd : : : : +sr_a[6] : 43 : output : 3.3-V LVTTL : : 3 : Y +sr_a[7] : 44 : output : 3.3-V LVTTL : : 3 : Y +sr_a[8] : 45 : output : 3.3-V LVTTL : : 3 : Y +sr_a[9] : 46 : output : 3.3-V LVTTL : : 3 : Y +sr_a[11] : 47 : output : 3.3-V LVTTL : : 3 : Y +sd_clk : 48 : output : 3.3-V LVTTL : : 3 : Y +VCCIO3 : 49 : power : : 3.3V : 3 : +sr_a[12] : 50 : output : 3.3-V LVTTL : : 3 : Y +VCC_ONE : 51 : power : : 3.0V/3.3V : : +sr_cke : 52 : output : 3.3-V LVTTL : : 3 : Y +GND : 53 : gnd : : : : +sd_dat[0] : 54 : bidir : 3.3-V LVTTL : : 3 : Y +tty_txd : 55 : input : 3.3-V LVTTL : : 3 : Y +sr_dqm[1] : 56 : output : 3.3-V LVTTL : : 3 : Y +sr_dq[8] : 57 : bidir : 3.3-V LVTTL : : 3 : Y +sr_dq[9] : 58 : bidir : 3.3-V LVTTL : : 3 : Y +sr_dq[10] : 59 : bidir : 3.3-V LVTTL : : 3 : Y +sr_dq[11] : 60 : bidir : 3.3-V LVTTL : : 3 : Y +i2c_scl : 61 : bidir : 3.3-V LVTTL : : 4 : Y +i2c_sda : 62 : bidir : 3.3-V LVTTL : : 4 : Y +GND : 63 : gnd : : : : +sr_dq[12] : 64 : bidir : 3.3-V LVTTL : : 4 : Y +sr_dq[13] : 65 : bidir : 3.3-V LVTTL : : 4 : Y +sd_dat[1] : 66 : bidir : 3.3-V LVTTL : : 4 : Y +VCCIO4 : 67 : power : : 3.3V : 4 : +GND : 68 : gnd : : : : +sr_dq[14] : 69 : bidir : 3.3-V LVTTL : : 4 : Y +sr_dq[15] : 70 : bidir : 3.3-V LVTTL : : 4 : Y +VCCA5 : 71 : power : : 3.0V/3.3V : : +VCC_ONE : 72 : power : : 3.0V/3.3V : : +VCC_ONE : 73 : power : : 3.0V/3.3V : : +sr_a[4] : 74 : output : 3.3-V LVTTL : : 5 : Y +sr_dq[0] : 75 : bidir : 3.3-V LVTTL : : 5 : Y +sr_dq[1] : 76 : bidir : 3.3-V LVTTL : : 5 : Y +sr_dq[2] : 77 : bidir : 3.3-V LVTTL : : 5 : Y +abc_nmi : 78 : output : 3.3-V LVTTL : : 5 : Y +sr_dq[3] : 79 : bidir : 3.3-V LVTTL : : 5 : Y +abc_rdy_n : 80 : output : 3.3-V LVTTL : : 5 : Y +sr_dq[4] : 81 : bidir : 3.3-V LVTTL : : 5 : Y +VCCIO5 : 82 : power : : 3.3V : 5 : +GND : 83 : gnd : : : : +sr_dq[5] : 84 : bidir : 3.3-V LVTTL : : 5 : Y +sr_a[3] : 85 : output : 3.3-V LVTTL : : 5 : Y +sr_a[2] : 86 : output : 3.3-V LVTTL : : 5 : Y +sr_a[1] : 87 : output : 3.3-V LVTTL : : 5 : Y +abc_800 : 88 : input : 3.3-V LVTTL : : 6 : Y +sr_a[0] : 89 : output : 3.3-V LVTTL : : 6 : Y +abc_clk : 90 : input : 3.3-V LVTTL : : 6 : Y +sr_a[10] : 91 : output : 3.3-V LVTTL : : 6 : Y +sr_ba[1] : 92 : output : 3.3-V LVTTL : : 6 : Y +sr_ba[0] : 93 : output : 3.3-V LVTTL : : 6 : Y +VCCIO6 : 94 : power : : 3.3V : 6 : +GND : 95 : gnd : : : : +sr_cs_n : 96 : output : 3.3-V LVTTL : : 6 : Y +spi_cs_flash_n : 97 : bidir : 3.3-V LVTTL : : 6 : Y +sr_ras_n : 98 : output : 3.3-V LVTTL : : 6 : Y +sr_cas_n : 99 : output : 3.3-V LVTTL : : 6 : Y +sr_we_n : 100 : output : 3.3-V LVTTL : : 6 : Y +sr_dqm[0] : 101 : output : 3.3-V LVTTL : : 6 : Y +sr_dq[7] : 102 : bidir : 3.3-V LVTTL : : 6 : Y +VCCIO6 : 103 : power : : 3.3V : 6 : +GND : 104 : gnd : : : : +sr_dq[6] : 105 : bidir : 3.3-V LVTTL : : 6 : Y +tty_rts : 106 : input : 3.3-V LVTTL : : 6 : Y +VCCA3 : 107 : power : : 3.0V/3.3V : : +VCC_ONE : 108 : power : : 3.0V/3.3V : : +VCC_ONE : 109 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: input : 3.3-V LVTTL : : 8 : Y +abc_memrd_n : 132 : input : 3.3-V LVTTL : : 8 : Y +GND : 133 : gnd : : : : +abc_adsel[1] : 134 : output : 3.3-V LVTTL : : 8 : Y +abc_adsel[0] : 135 : output : 3.3-V LVTTL : : 8 : Y +RESERVED_INPUT_WITH_WEAK_PULLUP : 136 : : : : 8 : +GND : 137 : gnd : : : : +tty_cts : 138 : output : 3.3-V LVTTL : : 8 : Y +VCCIO8 : 139 : power : : 3.3V : 8 : +tty_dtr : 140 : input : 3.3-V LVTTL : : 8 : Y +rtc_int_n : 141 : input : 3.3-V LVTTL : : 8 : Y +GND : 142 : gnd : : : : +VCCA4 : 143 : power : : 3.0V/3.3V : : +VCC_ONE : 144 : power : : 3.0V/3.3V : : |